Въведение
Забавянето на паметта показва времето, през което системата чака отговор на паметта, преди да влезе в състояние на готовност за операция за достъп до данни. Обикновено се представя с 4 последователни арабски цифри, като например "3-4 -4-8", най-общо казано, колкото по-късни са четирите числа, толкова по-голяма е стойността, колкото по-малки са четирите числа, толкова по-добра е производителността на паметта. Тъй като няма по-ниска латентност от 2-2-2-5, Международната организация за стандарти на паметта вярва, че латентност 0 или 1 не може да бъде постигната с настоящата технология за динамична памет. Но не е така, че колкото по-малко е забавянето, толкова по-висока е производителността на паметта, защото четирите стойности на CL-tRCD-tRP-tRAS се използват заедно и степента на взаимно влияние е много голяма и производителността не е най-лошото е, когато стойността е най-голяма, така че е по-разумно Съотношението на параметрите е много важно.
Първото число е най-важното. Той представлява закъснението (CASLatency) между регистрираната команда за четене и първите изходни данни, тоест стойността на CL, а единицата е тактов цикъл. Това е времето за реакция на вертикалния адресен импулс.
Второто число представлява времето на забавяне от адреса на реда на паметта до адреса на колоната (RAStoCASDelay), което е tRCD.
Третото число представлява времето за предварително зареждане (RASPrecharge) от адресния контролер на ред памет, което е tRP. Отнася се за интервала от време от края на достъпа до реда до рестартирането на паметта.
Четвъртото число представлява времето за активиране на контролера на адреса на реда в паметта Act-to-PrechargePrechargeDelay (tRAS),
Подробно обяснение
Има специално време за забавяне на паметта Терминът е „Латентност“. За да разберем ясно забавянето, можем да разглеждаме паметта като масив от съхранени данни или таблица в EXCEL. За да се определи местоположението на всяка информация, всяка информация се маркира с номер за сортиране на ред и колона. След определяне на реда, данните са уникални след номера на колоната. Когато паметта работи, преди да прочете или запише определени данни, чипът за управление на паметта първо ще предаде адреса на реда на данните, този RAS сигнал (RowAddressStrobe, сигнал за адрес на ред) се активира и преди да преобразува в данните на реда, трябва След няколко цикъла на изпълнение се активира CAS сигналът (ColumnAddressStrobe, сигнал за адрес на колона). Няколко цикъла на изпълнение между RAS сигнала и CAS сигнала са времето на забавяне от RAS към CAS. Освен това са необходими няколко цикъла на изпълнение, след като CAS сигналът бъде изпълнен. Този цикъл на изпълнение е около 2 до 3 цикъла, когато се използва стандартен PC133 SDRAM, докато DDRRAM е 4 до 5 цикъла. В DDR реалното време на забавяне на CAS е 2 до 2,5 цикъла на изпълнение. Времето на RAS-to-CAS зависи от технологията, то е около 5 до 7 цикъла, което е и основният фактор за забавяне.
Паметта с по-ниска настройка на CL има по-голямо предимство, което може да се изрази от общото време на забавяне. Общото време на забавяне на паметта има формула за изчисление, общото време на забавяне = цикъл на системния часовник × номер на CL режим + време за достъп (tAC). Първо, нека разберем концепцията за време за достъп (tAC). tAC е съкращението на AccessTimefromCLK, което се отнася до максималния брой входни часовници, когато настъпи максимално CAS забавяне. Измерва се в наносекунди. Това е напълно различна концепция от тактовия цикъл на паметта. Всички те се измерват в наносекунди. Времето за достъп (tAC) представлява времето за четене и запис, а тактовата честота представлява скоростта на паметта.
Метод на работа
Вземете пример, за да изчислите общото време на забавяне. Например, DDR333 памет има време за достъп от 6 ns, а нейният тактов цикъл на паметта е 6 ns (тактов цикъл на DDR паметта = 1X2/честота на паметта, ако честотата на паметта DDR400 е 400, тактовият цикъл може да се изчисли на 5 ns). Задаваме CL на 2.5 в BIOS на дънната платка, общото време на забавяне = 6nsX2.5+6ns=21ns, и ако CL е зададено на 2, тогава общото време на забавяне = 6nsX2+6ns=18ns, което се намалява с 3ns време.
От гледна точка на общото време на забавяне, размерът на стойността на CL играе ключова роля. Така че потребителите, които имат високи системни изисквания и харесват овърклок, обикновено обичат да купуват памет с по-ниска CL стойност. Понастоящем, в допълнение към подобряването на производителността на DDR чрез увеличаване на тактовата честота на паметта, различни производители на частици на паметта обмислят допълнително намаляване на времето за забавяне на CAS, за да подобрят производителността на паметта.
Не е обаче, че колкото по-ниска е стойността на CL, толкова по-добра е производителността, защото други фактори ще повлияят на тези данни. Например, високоскоростните кеш памети на процесорите от ново поколение са по-ефективни, което означава, че процесорите рядко четат данни директно от паметта. Освен това данните от колоните ще бъдат достъпни по-често, така че вероятността за поява на RAS към CAS също е висока и времето за четене също ще се увеличи. И накрая, понякога се случва голямо количество данни да се четат едновременно. В този случай данните от съседната памет ще бъдат прочетени наведнъж и времето за забавяне на CAS ще се появи само веднъж.
Действително предложение
Когато избирате да закупите памет, най-добре е да изберете памет със същата CL настройка, тъй като паметта с различни скорости се смесва в системата и системата ще работи на по-ниска скорост , Тоест, когато паметта на CL2.5 и CL2 се вмъкне в хоста едновременно, системата автоматично ще накара и двата да работят в състояние CL2.5, което води до загуба на ресурси.